مقایسه تفاوت های بین دو زبان Verilog و VHDL

بازگشت به آموزشگاه

مقدمه

طراحان سخت افزار های الکترونیکی ، رفتار و ساختار یک مجموعه ی دیجیتال را با استفاده از زبان های HDL ( مخفف Hardware Description Language ) توصیف می کنند . زبان های توصیف سخت افزار در حال حاضر شامل سه نوع زبان متفاوت VHDL ، Verilog و System Verilog هستند . این زبان های توصیف سخت افزار با زبان های برنامه نویسی نرم افزاری تفاوت دارند زیرا در آنها از ارتباطات سیگنالی و زمان انتشار سیگنال ها سخن به میان است . در هر یک از سه زبان HDL گفته شده سبک توصیف سخت افزار منحصر به خود را دارند . در زبان VHDL و Verilog پیاده سازی در سطح رجیستری است ( Register Transfer Level ) که یک سطح بالاتر از سطح گیت ( Gate Level ) است . اما زبان SystemVerilog در ادامه مسیر تکامل پیاده سازی سخت افزاری از سطح بالاتری از طراحی سیستم های دیجیتال پشتیبانی می کند که در آن در کنار استفاده از نسخه بهبود یافته Verilog ، برنامه نویسی شی گرا ( Object Oriented ) نیز اضافه شده است .

 


ویژگی های VHDL در مقابل Verilog

VHDL که مخفف Very High Speed Integrated Circuit Hardware Description Language است از نظر Syntax غنی تر از Verilog است و توانایی مدل‌سازی سخت‌افزار در بالاترین سطوح انتزاع (تا سطح سیستم) را دارد در حالی که Verilog بیشتر به زبان C شبیه است و از توصیف سخت افزار در سطوح پایین تر طراحی ( سطح گیت ) نیز پشتیبانی می کند . شکل زیر نشان‌دهنده میزان مقیاس پذیری این دو زبان در سطوح مختلف انتزاع در توصیف رفتاری می‌باشد .

HDLs

در زبان VHDL سطح سیستم قابلیتی را ایجاد می کند تا توابع و پروسه ها بتواند در قالب یک پکیج بسته یا Core با Core های دیگر به صورت جداگانه ترکیب شود . یعنی از به هم پیوستن Core های کوچکتر Core های بزرگتر ساخته می شود. اما در Verilog هیچ مفهوم بسته ای وجود ندارد و کلیه توابع و پروسه ها باید در قالب یک ماژول تعریف شود که این ماژول در قالب هدر فایل به برنامه افزوده می شود .

انواع داده در زبان Verilog نسبت به VHDL ساده تر و استفاده از آنها آسان‌تر می‌باشد، ضمن اینکه این انواع داده در Verilog به مدلسازی ساختاری نزدیک‌تر هستند، در این زبان برخلاف VHDL انواع داده مشخصی تعریف شده است و کاربر نمی‌تواند انواع داده جدید به آن اضافه کند.

برای فردی که پیش‌زمینه‌ای در مورد زبان‌های برنامه نویسی ندارد، یادگیری زبان Verilog‌ساده‌تر از VHDL است، چرا که نوشتن کد‌های VHDL کمی پیچیده تر از Verilog‌می‌باشد و Verilog تقریبا ۵۰ درصد به زبان C شبیه است .

 


نمونه یک کد VHDL


نمونه یک کد Verilog

 


در صورتی که این مطلب مورد پسندتان واقع شد لایک و اشتراک گذاری فراموش نشود

24+

دیدگاه (5)

  • محمدرضا آریا پاسخ

    ضمن عرض سلام ، ادب و احترام
    واقعا خدا قوت مهندس عزیز بخاطر سایت عالی و به روز و مفیدتون
    خدمتون عرض کنم اگه اشتباه نکنم VHDL مخفف Very(high speed)HDL باشه

    2016-02-01 در 20:10
    • محمد حسین پاسخ

      سلام دوست عزیز سپاسگزارم بله حق با شماست اصلاح می کنم تشکر

      2016-02-01 در 21:19
  • javad پاسخ

    سلام آیا اسلاید هایی که از دانشگاه شاهد در سایت قرار داده شده اجازش گرفته شده ؟استفاده ازش مشکلی نداره؟

    2017-10-07 در 17:24
    • ادمین الکترو ولت پاسخ

      سلام دوست عزیز اسلایدهای درسی هستش و استفاده از اون مشکلی نداره

      2017-10-07 در 20:47
  • یاسین پاسخ

    بُرد های تلفن همراه
    با کدوم زبان برنامه نویسی شدن
    و هم چنین باکس

    2019-09-17 در 13:52

پاسخی بگذارید

نشانی ایمیل شما منتشر نخواهد شد. بخش‌های موردنیاز علامت‌گذاری شده‌اند *

بازگشت به آموزشگاه